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Schulungsübersicht
Grundlagen der RISC-V-Architektur und Überblick über das Ökosystem
RISC-V-ISA-Landschaft und Branchenadoption
- Philosophie des offenen ISA und die Landschaft der Standardisierung durch RISC-V International
- Mentales Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Reihenfolge
- Vergleich mit ARM, x86 und POWER: Abwägungen für heterogene Computing-Architekturen
- Bewertung der Ökosystem-Reife: SiFive, T-Head, Western Digital und die wachsende Open-Source-Silicon-Community
- Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Spezifikation der Unprivileged Architecture: CSR-Map, Exception-Handling und Speicherhierarchien
- RV32I-/RV64I-Instruktionssätze und ABI-Konformität für die binäre Portabilität plattformübergreifend
- Konventionen zur Speicherordnung und Barrier-Instruktionen für Multiprozessorsysteme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Low-Level-Instruktionen programmieren
- Basis-Ganzzahlinstruktionen (I), Multiplikation/Division (M), atomare Operationen (A) Erweiterungen
- Bitness-bewusste Programmierstrategien für 32-Bit- und 64-Bit-RISC-V-Zielplattformen
- Aufrufkonventionen und Stack-Frame-Management für Embedded- und Echtzeitsysteme
Beherrschung der Compiler-Toolchain
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für die RISC-V-Cross-Kompilierung
- Linker-Skripte, Abschnitte und Speicherlayouts konfigurieren für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsics, Optimierungsebenen und profiling-gestütztes Code-Tuning
- Workflows zur Entwicklung Open-Source-Toolchains: Erstellen, Testen und Package-Building für benutzerdefinierte GCC/Clang-Toolchains
Entwicklung eingebetteter Systeme und Echtzeitbetriebssysteme
Bare-Metal- und RTOS-Programmierung
- Rust-Systemprogrammierung für RISC-V: Zero-Cost-Abstractions, unsichere Speicherverwaltung und Bare-Metal-Entwicklung
- No-Std-Umgebungen: benutzerdefinierte Linker, Gerätetreiberentwicklung und Memory-Mapped I/O
- Zephyr RTOS und Buildroot-BSP-Entwicklung für RISC-V-Zielplattformen
- Peripherie-Anbindung: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Leistungs- und Energieoptimierung
- Clock Gating, Power-Domain-Management und Optimierung der Low-Power-Modi
- Cycle-genaue Leistungsanalyse mit Simulationsprofilern und Hardware-Leistungszählern
- Echtzeit-Interrupt-Latenz-Tuning für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware- und Bootloader-Ökosystem
- OpenSBI (Implementierung der SBI-Spezifikation): Entwicklung von Bootloader-Firmware
- UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Boot-Stacks
- Coreboot- und U-Boot-Portierungen für RISC-V-Einplatinencomputer
Linux-Kernel-Integration
- Mitarbeit am Mainline-Linux-Kernel: Device-Tree-Overlays, CPU-Topologie und Interrupt-Controller-(AIA)-Treiberentwicklung
- Herstellereigenes BSP-Entwicklung und Kernel-Konfiguration für kundenspezifische SoC-Plattformen
- Dateisystemunterstützung, Netzwerkstack und Containerisierungssupport (Docker, Kubernetes) auf RISC-V-Hostsystemen
RISC-V-SoC-Design und FPGA-Prototyping
Multicore-SoC-Architektur und Integration
- Network-on-Chip-(NoC)-Designmethodiken für RISC-V-Multicore-Prozessoren
- Axi4/CHI-Cache-Kohärenz und Inter-Processor-Kommunikationsprotokolle
- Integration von Open-Source-IP: OpenCores, ChIPS-Framework und herstellerspezifische RTL-Komponenten
- Bus-Matrix-Design und Speicherkontroller-Integration (DDR, SRAM, eMMC, PCIe)
FPGA-basierte Prozessorprototypisierung
- FPGA-Synthese und Implementierung des RISC-V-Cores (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte funktionale Verifikationsmethodik
- Formale Verifikationstools und eigenschaftsbasiertes Testen zur Validierung des RISC-V-Cores
RISC-V-Vector-Erweiterungen und domainspezifische Beschleunigung
Tiefgreifender Blick auf die RVV (RISC-V Vector) Erweiterung
- Vector Load/Store, Vector-Fused Multiply-Add (VFMA) und Matrixcomputing-Beschleunigung
- Variable-Länge-Vector-Operationen (VL, VLEN) für arbeitslastoptimierte SIMD-Ausführung
- Vector-Mask-Operationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Arbeitslasten
Kundenspezifisches DSP- und domainspezifisches Instruktionsdesign
- Entwicklung von domainspezifischen Beschleunigern durch benutzerdefinierte Erweiterungen und CBAR-basierte Operandenschnittstellen
- Anpassung des Compiler-Frontends für die Generierung und Ausgabe benutzerdefinierter Instruktionen
- Strategien zur Hardware-Software-Aufteilung für die Integration von Beschleunigern in Produktions-SoCs
KI-Beschleunigung und Edge-Machine-Learning auf RISC-V
NPU-Design und Integration für RISC-V-Prozessoren
- Neural Processing Unit-Architektur: Systolische Arrays, Tensor-Core und Gewichtskompression für On-Chip-KI-Beschleunigung
- Modellquantisierungstechniken (INT8, INT4, FP8) für Edge-Deployments auf RISC-V
- Firmware-Kompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-V-Zielplattformen
Heterogenes Computing für KI-Arbeitslasten
- Co-Design des RISC-V-Host-CPU mit AI-Beschleuniger-NPU für Echtzeit-Inferenz-Pipelines
- Optimierung des Speichersubsystems: HBM/DDR-Bandbreitenmanagement für ML-Modellgewichte und Aktivierungen
- Wärme- und Energiebudgets für Edge-KI-Inferenzsysteme
Hardware-Sicherheit und Confidential Computing auf RISC-V
Physical Memory Protection und Trusted Execution
- Physical Memory Protection (PMP) und Page-Table-Walker-Sicherheitsmechanismen
- Sicherer Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-ähnliche vertrauenswürdige Ausführungsumgebungen
- Sicherheit der Boot-Kette: Root of Trust, Secure Boot und Measured Launch Attestation
Kryptographische Beschleunigung
- RISC-V-Krypto-Erweiterungen (Zk, Zkr, K-Erweiterungen): SHA-, AES-, RSA-, RSA-PSS- und ECC-Beschleunigung
- Integration postquantenkryptographischer Verfahren (PQC) für RISC-V-Prozessoren der nächsten Generation
- Minderungstechniken seitlicher Kanäle: konstante Zeitprogrammierung, Maskierung und Hardware-Zufallszahlengeneratoren
Fortgeschrittenes Custom Architecture- und ISA-Erweiterungsdesign
Domainspezifische Architektur und benutzerdefinierte Instruktionserweiterungen
- Methodik zum Design von ISA-Erweiterungen: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und Einreichungsprozess bei RISC-V International
- Benutzerdefiniertes Registerdatei-Design mit CBAR (Custom Base Address Registers) für Operandenversand
- Instruktionen-Pipelining, Hazard-Erkennung und Pipeline-Anpassungen für benutzerdefinierte Erweiterungen
Verifikation und Signoff von Custom-Architecture-Anpassungen
- Testbench-Design für benutzerdefinierte Erweiterungen: Direkte versus eingeschränkt-zufällige Stimulusgenerierung
- Regressionstestframeworks und abdeckungsgetriebene Verifikation für architektonische Anpassungen
- Interoperabilitätstests: Sicherstellung, dass benutzerdefinierte Instruktionen innerhalb etablierter ABI-Einschränkungen funktionieren
Sicherheitskritische und Automotive-RISC-V-Anwendungen
Funktionale Sicherheit und Konformität mit Automobilstandards
- ISO 26262-Funktionssicherheitskonformität für RISC-V-Automotive-Prozessoren
- ASIL-Q-Klassifizierung und Entwicklung von Safety Manuals für RISC-V-Silicon-IP
- Deterministische Interrupt-Behandlung, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-V-Systeme
Industrielle Echtzeit- und Edge Computing-Anwendungen
- IEC 61508 SIL-Konformität und deterministisches Scheduling auf RISC-V-Multicore-Plattformen
- Entwicklung von Industrial-IoT-Gateways mit RISC-V: Konnektivität, Edge Analytics und OTA-Firmware-Aktualisierungssysteme
Capstone-Projekt: End-to-End-RISC-V-Systementwicklung
Vollständiges Lifecycle-Projekt
- Architekturspezifikation: ISA-Erweiterungen und Core-Konfigurationsdesign für einen definierten Anwendungsfall
- RTL-Implementierung in SystemVerilog mit UVM-Testbenches und formalen Verifikationsabdeckungen
- FPGA-Prototyping, Boot-Firmware-Entwicklung und Integration des Bare-Metal-Treiberstapels
- Kundenspezifische Linux BSP- und Toolchain-Anpassung für den benutzerdefinierten RISC-V-Core
- Bereitstellung von KI-Arbeitslasten: NPU-Integration, Modellquantisierung und Performance-Benchmarking
- Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und Benchmarking der kryptographischen Beschleunigung
- Technische Architekturdokumentation, IP-Strategieanalyse und Präsentation vor dem funktionenübergreifenden Team
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
