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Schulungsübersicht
Grundlagen der RISC-V-Architektur und Ökosystem-Überblick
RISC-V-ISA-Landschaft und industrielle Adoption
- Philosophie der offenen ISA und die Landschaft der Standardisierung durch RISC-V International
- Mentes Modell von RISC-V: Load-Store-Architektur, Registerfile, Byte-Reihenfolge
- Vergleich mit ARM, x86 und POWER: Abwägungen für heterogene Computing-Architekturen
- Reifegrad-Bewertung des Ökosystems: SiFive, T-Head, Western Digital und die wachsende quelloffene Silicon-Community
- Gestandardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Spezifikation der unprivileged Architektur: CSR-Map, Exception-Handling und Speicherhierarchien
- RV32I / RV64I-Instruction-Sets und ABI-Konformität für plattformübergreifende Binärportabilität
- Konventionen zur Speichernreihenfolge und Barrier-Instruktionen für Multiprozessorsysteme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Low-Level-Instruktionsprogrammierung
- Base Integer Instruktionen (I), Multiply/Divide (M), Atomic Operations (A) Erweiterungen
- Bitness-aware Programmierstrategien für 32-Bit- und 64-Bit-RISC-Ziele
- Aufrufkonventionen und Stack-Frame-Management für eingebettete Echtzeitsysteme
Kenntnisse der Compiler-Toolchain
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für RISC-V Cross-Compilation
- Linker-Skripte, Abschnitte und Speicherauszugs-Konfiguration für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsics, Optimierungsebenen und profiling-gesteuertes Code-Tuning
- Workflows zur Entwicklung quelloffener Toolchains: Bauen, Testen und Packen benutzerdefinierter GCC/Clang-Toolchains
Entwicklung eingebetteter Systeme und Echtzeit-Betriebssysteme
Bare-Metal- und RTOS-Programmierung
- Rust-Systemprogrammierung für RISC-V: Nullkostenabstraktionen, unsichere Speicher Verwaltung und Bare-Metal-Entwicklung
- No-Std-Umgebungen: benutzerdefinierte Linker, Gerätedriver-Entwicklung und Memory-Mapped I/O
- Zephyr RTOS und Buildroot BSP-Entwicklung für RISC-Ziele
- Peripherie-Anbindung: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Leistungs- und Energieoptimierung
- Clock Gating, Power-Domain-Management und Optimierung der Low-Power-Modi
- Zyklusgenaue Leistungsanalyse mit Simulationsprofilern und Hardware-Performance-Countern
- Tuning der Echtzeit-Interrupt-Latenz für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware- und Bootloader-Ökosystem
- OpenSBI (Implementierung der SBI-Spezifikation): Entwicklung von Bootloader-Firmwares
- UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Boot-Stacks
- Coreboot- und U-Boot-Portierung für RISC-einplatinencomputer
Linux-Kernel-Integration
- Beiträge zum Mainline-Kernel für RISC: Device Tree Overlays, CPU-Topologie und Entwicklung von Interrupt-Controller-Treibern (AIA)
- Entwicklung von Vendor BSPs und Kernel-Konfiguration für benutzerdefinierte SoC-Plattformen
- Dateisystemunterstützung, Netzwerkstack und Containerisierung (Docker, Kubernetes) auf RISC-Hostsystemen
RISC-SoC-Design und FPG-Prototyping
Multicore-SoC-Architektur und Integration
- Network-on-Chip (NoC)-Designmethodiken für RISC-Multicore-Prozessoren
- Axi4/CHI-Cache-Kohärenz und Interprozessor-Kommunikationsprotokolle
- Integration quelloffener IPs: OpenCores, ChIPS Framework und Hersteller-RTL-Komponenten
- Bus-Matrix-Design und Speicherkontroller-Integration (DDR, SRAM, eMMC, PCIe)
FPGA-basierte Prozessor-Prototypisierung
- FPGA-Synthese und Implementierung von RISC-Kernen (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte methodische funktionale Verifizierung
- Fomale Verifizierungstools und eigenschaftsbasiertes Testing zur Validierung von RISC-Kernen
RISC-Vector-Erweiterungen und domänenspezifische Beschleunigung
Tieferer Einblick in die RVV (RISC-V Vector) Erweiterung
- Vektor-Laden/Speichern, Vector-Fused Multiply-Add (VFMA) und Matrixberechnungsbeschleunigung
- Vector-Operationen variabler Länge (VL, VLEN) für workload-optimierte SIMD-Ausführung
- Vektor-Maskoperationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Workloads
Benutzerdefinierte DSP- und domänenspezifische Instruktionsdesigns
- Entwicklung von domänenspezifischen Beschleunigern durch benutzerdefinierte Erweiterungen und CBAR-basierte Operandenschnittstellen
- Anpassung des Compiler-Frontends für die Generierung benutzerdefinierter Instruktionen und Codeausgabe
- Strategien zur Hardware-Software-Aufteilung für die Integration von Beschleunigern in Produktions-SOCs
KI-Beschleunigung und Edge Machine Learning auf RISC-V
NPU-Design und Integration für RISC-Prozessoren
- Neural Processing Unit Architektur: Systolische Arrays, Tensor-Kerne und Gewichtskompression für On-Chip-KI-Beschleunigung
- Modellquantisierungstechniken (INT8, INT4, FP8) für die Edge-Deployment auf RISC-Zielen
- Rahmenkompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-Zielen
Heterogenes Computing für KI-Workloads
- Ko-Design des RISC-Host-CPU mit NPU-KI-Beschleuniger für Echtzeit-Inferenz-Pipelines
- Optimierung der Speichersubsysteme: HBM/DDR-Bandbreitenmanagement für ML-Modellgewichte und Aktivierungen
- Wärme- und Budgetplanung für Edge-AI-Inferenzsysteme
Hardware-Sicherheit und Confidential Computing auf RISC-V
Physischer Speicherschutz und Trusted Execution
- Physical Memory Protection (PMP) und Sicherheitsmechanismen des Page Table Walkers
- Secure Enclave/TEE-Architekturen für RISC: OP-TEE-Integration, SEV-Klasse vertrauenswürdige Ausführungsumgebungen
- Sicherheit der Boot-Kette: Root of Trust, Secure Boot und attestierte gemessene Startvorgänge
Kryptografische Beschleunigung
- RISC-V kryptografische Erweiterungen (Zk, Zkr, K Extensions): SHA-, AES-, RSA-, RSA-PSS- und ECC-Beschleunigung
- Integration von Post-Quantum-Kryptografie (PQC) für zukünftige Generationen von RISC-Prozessoren
- Minderungstechniken gegen Side-Channel-Angriffe: Const-time-Programmierung, Maskierung und Hardware-RNGs
Fortgeschrittenes benutzerdefiniertes Architektur- und ISA-Erweiterungsdesign
Domänenspezifische Architektur und benutzerdefinierte Instruktions-Erweiterungen
- Methodik zur Design von ISA-Erweiterungen: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und Einreichungsprozess bei RISC-V International
- Design des benutzerdefinierten Registerfiles mit CBAR (Custom Base Address Registers) für Operanden-Dispatch
- Instruktion-Pipelining, Hazard-Erkennung und Pipeline-Modifikationen für benutzerdefinierte Erweiterungen
Verifizierung und Signoff von benutzerdefinierten Architekturmodifikationen
- Testbench-Design für benutzerdefinierte Erweiterungen: Directed vs. Constraint-Random Stimulus Generierung
- Regressionstest-Frameworks und abdeckungsgetriebene Verifizierung für architektonische Modifikationen
- Interoperabilitätstests: Sicherstellung, dass benutzerdefinierte Instruktionen innerhalb etablierter ABI-Einschränkungen funktionieren
Sicherheitskritische und Automotive RISC-V Anwendungen
Funktionale Sicherheit und Konformität mit Automobilstandards
- ISO 26262 funktionale Sicherheitskonformität für automotive RISC-Prozessoren
- ASIL-Q Klassifizierung und Entwicklung von Sicherheitshandbüchern für RISC-Silizium-IPs
- Deterministische Interrupt-Verarbeitung, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-Systeme
Industrielle Echtzeit- und Edge-Computing-Anwendungen
- IEC 61508 SIL Konformität und deterministische Scheduling auf RISC-Multicore-Plattformen
- Entwicklung von Industrial IoT Gateways mit RISC: Konnektivität, Edge Analytics und OTA-Firmware-Update-Systeme
Kapitalprojekt: Ende-zu-Ende-RISC-V-Systementwicklung
Vollständiger Lebenszyklus-Projekt
- Architekturspezifikation: ISA-Erweiterungen und Core-Konfiguration für einen definierten Use Case
- RTL-Implementierung in SystemVerilog mit UVM-Testbenches und formaler Verifikationsabdeckung
- FPGA-Prototyping, Boot-Firmware-Entwicklung und Integration des Bare-Metal-Driver-Stapels
- Anpassung von Linux BSP und Toolchain für den benutzerdefinierten RISC-Core
- Deployment von KI-Workloads: NPU-Integration, Modellquantisierung und Leistungsbenchmarking
- Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und Benchmarking der kryptografischen Beschleunigung
- Dokumentation der technischen Architektur, Analyse der IP-Strategie und praxisorientierte Präsentation im Cross-Funktions-Team
Voraussetzungen
Keine.
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
